FPGA实验指导及记录
实验一 基于FPGA的计数器的设计
1、 实验目的：
（1） 掌握QuartusⅡ软件的设计流程 （2） 学习原理图设计方法和波形仿真方法
2、 实验任务：采用原理图法设计一个十进制计数器，完成时序仿真和硬件实现。 3、实验步骤： （1）新建工程
双击QuartusⅡ9.1（64-Bit）图标，打开软件，选择File→New Project Wizard,如图1-1所示，单击Next，进入图1-2所示对话框，完成工程存储文件夹建立、工程名、顶层实体名的设置。（注：可通过单击…浏览按键新建存储文件夹，文件夹放置于D盘或E盘根目录下，目录中不能有中文名称，取名最好具有可读性。）本例存储在E盘cnt_10文件夹中，文件名和顶层实体名均为cnt_10。
图1-1新建工程向导 图1-2 新建文件夹/工程名/顶层实体 单击Next，进入文件添加窗口，本例还没有设计文件，直接单击Next进入下一步设置，如图1-3所示，进行器件型号选择，本例采用EP3C16Q240C8，（建议先在Family中选择CycloneⅢ系列，然后在右侧过滤选项中选择pin count 240缩小选择范围）。单击Next进入下一步，设置设计/仿真/时序分析工具，本例不需要，直接单击Next，进入
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下一步。观察设置细节，单击Finish完成设计。
图1-3 器件型号选择 图1-4 完成工程设置 （2）新建设计文件
选择File→New，打开如图1-5所示对话框，选择Block Diagrom原理图设计文件，打开原理图设计文件。双击空白处，打开symbol对话框，选择74390，单击OK后，拖动鼠标可放置于原理图任意空白处。进一步添加输入端input/输出端output，添加完成后如图1-8所示。
图1-5 新建原理图文件 图1-6 选择74390
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图1-7添加输入/输出端 图1-8 放置所需元器件 将鼠标放置于器件端口处，鼠标即会变为“+”字型，此时可拖动鼠标进行连线。 常见连线错误如下：
两个器件虚线框重合 连线过长，画入虚线框内，出现错误节点
图1-9 连线错误示例
双击输入/输出端口，可重新命名端口名，将2个输入端口分别名为clr、clk，输出端口命名为q[3..0]。此时输出端口为总线模式，可同时观察4个输出。特别注意：QA、QB、QC、QD 4个输出端需要命名为q[0]、q[1]、 q[2]、 q[3]，与总线输出q[3..0]对应。
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图1-10 cnt_10完整电路
电路连接完成后，必须保存设计文件于工程同一文件夹内，文件名为cnt_10。 （3）编译设计文件：
单击Processing→Start Compilation，或使用菜单栏
快捷按键进行编译。编译完
成后，系统会弹出图1-11所示对话框。也可通过软件界面下方消息窗口查看编译相应信息，包括警告、错误信息等。
图1-11 编译结果
（4）新建波形仿真文件：
选择File→New→Vector Waveform File新建波形仿真文件（图1-12），软件弹出空白波形编辑窗口，如图1-13，鼠标左键双击空白波形编辑窗口左侧节点栏（Name栏），弹出插入节点对话框（图1-14），单击Node Finder，弹出Node Finder对话框，在过滤栏Filter中选择Pins：all，单击List按键，在左侧Node Found栏会显示出所有设计中已有的节点，选择需要观察的节点放入Selected Nodes栏，单击OK，如图1-15所示。
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图1-12 新建波形文件 图1-13 空白波形编辑窗口
图1-14 插入节点对话框 图1-15 选择需要观察的节点
通过Edit→End Time设置仿真结束时间，本例选择1ms，如图1-16。在波形仿真窗口的左侧有参数设置快捷按键（图1-17），可利用clk，单击
来放大缩小波形。选中时钟信号
按键设置时钟信号，弹出图1-18时钟设置对话框，本例设置周期为10us
的方波信号作为时钟信号。时钟信号设置完成后，可缩小波形以便观察。继续设置清零信号clr。用鼠标拖动clr信号的某一段，利用
将其设置为高电平，用于观察clr为1
时将计数结果清零的现象。设置完成后的波形如图1-19所示。
可通过选中某一信号使其变为蓝色后，单击鼠标右键，选择Properties更改信号的显示方式，本例将计数输出信号q的显示从默认的ASCII改为Unsigned Decimal，如图1-20。
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图1-16 设置仿真时间 图1-17 波形参数设置快捷键 图1-18 设置时钟信号
图1-19 波形仿真文件
保存波形文件于同一文件夹、同一工程下，文件名默认为cnt_10。
图1-20 更改信号显示形式
（5）波形仿真：
如波形文件的名称与顶层实体名一致，则可利用菜单栏中的快捷按键仿真，此处进行的是时序仿真，仿真后可直接弹出报告窗口。
也可通过菜单栏中的Processing→Simulator Tool 打开仿真设置工具，如图1-21。在此可选择是时序仿真还是功能仿真，单击Start按键进行仿真，仿真完成后，单击Report按键调出结果。
波形仿真结果见图1-22。当clr为高电平时，计数结果清零；反之，在clk下降沿时，进行加法计数，计满10个脉冲（0-9）以后，循环。
进行波形
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图1-21 仿真工具对话框 图1-22 cnt_10仿真波形 4、作业：利用74390设计一个模6计数器，绘制原理图，仿真波形。
提示：模6计数器计数摸值从0-5，计数到6后清零，由于异步清零信号时间过短需要
在清零信号处添加缓冲器（Symbol→primitives→buffer→global）因为清零信号持续时间太短而使复位不可靠。
延时，否则会
5. 实验结果（实验结果，如：波形结果、硬件平台结果；实验过程中的重点、难点、遇到的问题及解决方法等） 6.
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