Ｖｏ１．２７ Ｎｏ．２ Ｍａｒ．２０ｌ１ 科技通报 ＢＵＬＬＥＴＩＮ ＯＦ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ 第２７卷第２期 ２０１１年３月 基于ＡＭＢＡ总线的ＤＭＡ控制器设计 张 军．马 琪 （杭州电子科技大学微电子ＣＡＤ研究所，杭州３１００１８） 摘 要：给出了基于ＡＭＢＡ２．０总线的ＤＭＡ控制器的ＲＴＬ级设计。并搭建了ＳｏＣ仿真平台进行功能仿 真，最后进行了ＦＰＧＡ原型验证。在１００ＭＨｚ的工作频率下，仿真和验证结果表明，本设计可以满足功 能和性能的要求。 关键字：ＳｏＣ设计；ＡＭＢＡ总线；ＤＭＡ控制器 中图分类号：ＴＰ３３４．４ 文献标识码：Ａ 文章编号：１００１—７１１９（２０１１）０２—０２６８—０４ Ｄｅｓｉｇｎ ｏｆ ＤＭＡ Ｃｏｎｔｒｏｌｌｅｒ Ｂａｓｅｄ ｏｎ ＡＭＢＡ Ｂｕｓ ＺＨＡＮＧ Ｊｕｎ，ＭＡ Ｑｉ （Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ＣＡＤ Ｃｅｎｔｅｒ，Ｈａｎｇｚｈｏｕ Ｄｉａｎｚｉ Ｕｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ ３１００１８，Ｃｈｉｎａ，） Ａｂｓｔｒａｃｔ：ＤＭＡ ｃｏｎｔｒｏｌｌｅｒ ｂａｓｅｄ ｏｎ ＡＭＢＡ ｂｕｓ ｉｓ ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ Ｖｅｒｉｌｏｇ ＨＤＬ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｏｎ ＳＯＣ ｐｌａｔｆｏｒｍ ｉｓ ＣＯＢ－ ｐｌｅｔｅｄ．Ａｔ ｌａｓｔ ｔｈｅ ｄｅｓｉｇｎ ｉｓ ｔａｒｇｅｔｅｄ ｔｏ ａ ＦＰＧＡ ｄｅｖｉｃｅ ｆｏｒ ｓｙｎｔｈｅｓｉｓ ａｎｄ ｖｅｒｉｆｉｃａｔｉｏｎ．Ｔｈｅ ｒｅｓｕｌｔｓ ｏｐｅｒａｔｉｎｇ￣ｅｑｕｅｎｃｙ ｉｎ ｔｈｅ １００ＭＨｚ ｓｈｏｗ ｔｈａｔ ｔｈｉｓ ｄｅｓｉｇｎ ｃａｎ ｍｅｅｔ ｔｈｅ ｆｕｎｃｔｉｏｎａｌ ａｎｄ ｐｅｒｆｏｒｍａｎｃｅ ｒｅｑｕｉｒｅｍｅｎｔｓ． Ｋｅｙ ｗｏｒｄｓ：ＳｏＣ ｄｅｓｉｇｎ；ＡＭＢＡ；ＤＭＡ ｃｏｎｔｒｏｌｌｅｒ ０ 引言 随着超大规模集成电路（ＶＬＳＩ）工艺技术的 发展，系统集成芯片（ＳｏＣ）的设计无论在移动通 统框图如图１所示Ｅ４］。 ＡＭＢＡ总线是ＡＲＭ公司提出的一种开放性 片上总线标准，具有高速、低功耗等特点。ＡＭＢＡ 架构的ＳｎＣ一般来说包含了高性能系统总线 ＡＨＢ（ａｄｖａｎｃｅｄ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｂｕｓ）与低功耗外 围设备总线ＡＰＢ（ａｄｖａｎｃｅｄ ｐｅｒｉｐｈｅｒａｌ ｂｕｓ），ＡＨＢ 负责连接内嵌处理器、ＤＭＡ控制器、片上存储器 和其它的一些高速接口或其它需要高带宽的组 件。而外围设备总线ＡＰＢ则是用来连接系统的周 信领域还是嵌入式视频领域都得到了越来越广 泛的应用ｌ１．２］。本文的ＤＭＡ控制器就是我们开发 的ＳｏＣ设计平台中的一个外围ＩＰ核。 ＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ，直接存储器访 问方式）是一种完全有硬件执行输入／输出数据交 换的方式，外部设备直接对存储器进行读／写操 作，而不需要经过ＣＰＵ。这种直接执行数据传输 边组件，其协议相对ＡＨＢ来讲较为简单．与ＡＨＢ 之间则透过桥来相连，以减少系统总线的负载［５］。 的方式，能够达到极大的传输速率ｆ３ｊ。本文的ＳｏＣ 设计平台将ＣＫ．Ｃｏｒｅ作为嵌入式ＣＰＵ核，采用 ＡＭＢＡ２．０总线，包括ＳＲＡＭ控制器、ＤＤＲ控制 器、ＦＬＡＳＨ控制器以及一些其它外围电路，其系 １ ＤＭＡ控制器的ＲＴＬ设计 本文设计的ＤＭＡ数据传输过程如图２所 收稿日期：２０１０—１０－２５ 作者简介：张军（１９８４－），男，河南漯河人，硕士，主要研究方向为集成电路设计与ＥＤＡ技术，ｚｈａｎｇ＿．ｊｕｎ８６０＠１６３．ｃｏｍ； 通讯作者：马琪（１９６８一），男，浙江绍兴人，杭州电子科技大学微电子ＣＡＤ研究所研究员，博士，主要研究方向为集成电路 设计与ＣＡＤ，ｍａｑ６８＠１２６．ｅｏｍ。 第２期 张军等．基于ＡＭＢＡ总线的ＤＭＡ控制器设计 图１ 基于ＡＭＢＡ的ＳｏＣ设计平台结构图 Ｆｉｇ．１ ＳｏＣ ｄｅｓｉｇｎ ｐｌａｔｆｏｒｍＡＭＢＡ 示。首先处理器通过ＡＰＢ总线对ＤＭＡ的寄存器 该模块接口是ＡＰＢ总线标准接口［ ，具有两 个作用： 进行配置，如源起始地址、目标起始地址、传输数 据长度、启动信号等。然后ＤＭＡ先执行读操作， 将源数据块的数据从总线上读取放人数据缓冲 （１）写ＤＭＡ控制寄存器和读取状态寄存器； ＤＭＡ控制器寄存器包括源地址寄存器，目标地址 寄存器、传输数据长度寄存器（传输数据长度是 以Ｂｙｔｅ为单位）和ＤＭＡ开启控制寄存器。其状态 寄存器为ＤＭＡ工作标志寄存器。 区中：再执行写操作。将缓冲区中的数据搬移到 目的地址。由于缓冲区有限，需要进行分阶段的 重复性读写操作。当传输完成．ＤＭＡ会产生一个 中断标志．指示处理器ＤＭＡ传输完成。 本文设计根据ＤＭＡ控制器的各部分功能进 （２）传输ＤＭＡ控制器的配置信息到ＤＭＡ 总控制模块，以控制ＤＭＡ传输进程。 １．２ ＤＭＡＡＩ－ＩＢ接口模块 —行模块划分，其中模块包括总控制模块， ＤＭＡ＿ＡＰＢ接口模块和ＤＭＡ—ＡＨＢ接口模块。 该模块负责发送获取总线的请求信号以及 获得总线请求后发送的读写控制信号。本模块用 １．１ ＤＭＡ ＡＰＢ接口模块 图２ ＤＭＡ数据传输过程 Ｆｉｇ．２ Ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ ｏｆ ＤＭＡ ２７０ 第２７卷 图３ ＤＭＡＣＴＲＬ状态转移图 ＿Ｆｉｇ．３ ＤＭＡＣＴＲＬ ｓｔａｔｅ ｍａｃ ——一个状态机来实现 ，其状态图如图３所示。 ●ＤＡＩＤＬＥ，在该状态下，表示ＤＭＡ处于空 —同的是当ｂｕｒｓｔ＿ｎｕｍ为１，则下个状态跳回 ＤＡ ＴＲＡＮＳ ＯＶＥＲ，否则跳到下一个写继续状 态。 ●ＤＡ ＷＲ＿闲状态，无总线操作。当ｄｍａ＿ｓｔａｒｔ开始启动后，则 跳入状态ＤＡＲＤＲＥＱ状态。其中ｄｍａ＿ｓｔａｒｔ信 —～ＣＴＵ，该过程与ＤＡ—ＲＤ—ＣＴＵ相 号由总控制器给出，来控制总的传输阶段数。 ●ＤＡ—同 不过当ＤＭＡ结束此次操作后，如果ＤＭＡ完 ＲＤ ＲＥＱ，在该状态下，Ｉ）ＭＡ向ＡＭ— 成了所有的循环操作，则跳到ＤＡ＿ＴＲＡＮＳ＿ＯＶＥＲ 结束状态，如果没有则跳回到ＤＡ—ＲＤ ＲＥＱ状 态。 ●ＤＡＳＴＡＧＥ—ＢＡ仲裁器发送请求占用总线信号，然后跳转到 ＤＡＲＤＧＲＡＮＴ状态。 ——●ＤＡＲＤ——ＧＲＡＮＴ，等待总线的授权，当 ——ＯＶＥＲ一个传送阶段结束， ＤＭＡ检测到ｉ＿ｈｇｒａｎｔ信号 ，则跳转到ＤＡＳＴＡＲＴ状态。 ●ＤＡＲＤ——ＲＤ— 持续一个ＣＬＫ，然后跳到ＩＤＬＥ状态。 １－３ ＤＭＡ总控制模块 ＳＴＡＲＴ，该状态要知道的信息是 总控制模块是用来控制ＤＭＡ传输阶段，其 主要是受ＤＭＡ数据源地址和目标地址的控制。 当数据源地址和目标地址字不对齐时，则进行 Ｂｙｔｅ方式传输：当数据源地址和目标地址字对齐 时，当四字节对齐时．则进行４ｘＢｙｔｅ方式传输，否 读多少个数据，以什么样的方式去读。在此状态 下发送第一个读地址，同时ｈ＿ｔｒａｎｓ＝２’ｂ０１，表示 开始有效地传输。若是ｂｕｒｓｔ＿ｎｕｍ为１．则跳转到 ＤＡＷＲＩＴＥ＿—ＲＥＱ；若ｂｕｒｓｔ＿ｎｕｍ大于１，则跳转到 ＣＴＵ，继续读数据状态，把所读的 ＤＡＲＤ——ＣＴＵ状态，继续进行读操作。 ——则首先会进行Ｂｙｔｅ方式传输，然后进行４ｘＢｙｔｅ 方式传输。 ●ＤＡＲＤ数据暂存到ｆｉｆｏ中。当一次读操作结束，则跳转到 ＤＡＷＲ＿—ＲＥＱ状态。 ＿＿２ ＤＭＡ控制器的仿真与验证 本文设计采用Ｖｅｒｉｌｏｇ ＨＤＬ实现，并在ＳｏＣ ●ＤＡＷＲＲＥＱ，同ＤＡ—ＲＤ—ＲＥＱ一样。表 仿真平台下利用ＶＣＳ对设计进行了功能仿真。还 选用Ｘｉｌｉｎｘ Ｖｉｒｔｅｘ一４系列ＦＰＧＡ开发板搭建了 ＦＰＧＡ验证平台，进行ＦＰＧＡ原型验证。 示ＤＭＡ发送占用总线请求，然后跳转到 ＤＡＷＲＧＲＡＮＴ。 ——●ＤＡＷＲ＿＿ＧＲＡＮＴ，等待总线授权，当状态 机获得ｉ＿ｈｇｒａｎｔ信号后。 则跳转到 ＤＡ＿ＷＲ ＳＴＡＲＴ状态。 ●ＤＡＷＲ＿＿在通过总线读源地址数据操作过程中，各信 号时序如图４。此读操作是一个完整的ｂｕｒｓｔｌ６操 作。读人数据个数由计数器ｂｕｒｓｔ＿ｃｎｔ控制，当计 ＿ＳＴＡＲＴ，同ＤＡ—ＦＩＲＳＴＲＤ操作 一样，发送ｈ＿ｔｒａｎｓ＝２’１０，表示有效传输开始。不